Условия проведения экспериментов

            В качестве исходных данных использовались эталонные примеры комбинационных схем, разработанные в центре MCNC (Microelectronics Center of North Carolina). Данные примеры представлены в виде текстовых файлов на входном языке системы SIS.

            При синтезе каждого эталонного примера с помощью индустриальных пакетов (MAX+PLUS II фирмы Altera, WebPack фирмы Xilinx и FPGA Advantage фирмы Mentor Graphics) осуществлялась следующая последовательность действий:

·      исходное описание конечного автомата со входного языка системы SIS с помощью конвертера пакета ZUBR представлялось на языке VHDL (для пакета MAX+PLUSII - на языке AHDL);

·      выполнялся синтез комбинационной схемы с помощью индустриального пакета на ПЛИС соответствующего семейства, при этом параметры синтеза устанавливались на максимальную минимизацию стоимости (площади);

·      результаты синтеза оценивались по стоимости (числу используемых макроячеек/логических элементов ПЛИС) и быстродействию (максимальной задержке в наносекундах прохождения сигналов со входов на выходы комбинационной схемы) средствами индустриального пакета.

            При синтезе каждого эталонного примера с использованием пакета ZUBR осуществлялась следующая последовательность действий:

·      выполнялся синтез комбинационной схемы с помощью соответствующего метода синтеза пакета ZUBR на ПЛИС соответствующего семейства;

·      формировалась система логических уравнений, соответствующая синтезированной комбинационной схеме;

·      система логических уравнений с помощью конвертера пакета ZUBR представлялась на языке VHDL (для пакета MAX+PLUSII - на языке AHDL);

·      выполнялся синтез комбинационной схемы, представленной системой логических уравнений, с помощью индустриального пакета на ПЛИС соответствующего семейства, при этом параметры синтеза устанавливались на максимальную минимизацию стоимости (площади);

·      результаты синтеза оценивались по стоимости (числу используемых макроячеек/логических элементов ПЛИС) и быстродействию (максимальной задержке в наносекундах прохождения сигналов со входов на выходы комбинационной схемы) средствами индустриального пакета.

            В приводимых результатах экспериментальных исследований приняты следующие обозначения:

            Name - имя эталонного примера (имя файла);

            L - число входов комбинационной схемы;

            N - число выходов комбинационной схемы;

            P - число различных конъюнкций в табличном представлении комбинационной схемы;

            C_A - стоимость реализации (в числе макроячеек/логических элементов) комбинационных схем, синтезированных с помощью пакета MAX+PLUS II фирмы Altera;

            C_X - стоимость реализации комбинационных схем, синтезированных с помощью пакета WebPack фирмы Xilinx;

            C_M - стоимость реализации комбинационных схем, синтезированных с помощью пакета FPGA Advantage фирмы Mentor Graphics;

            C₁,...,C₆ - стоимости реализации комбинационных схем при использовании соответственно методов М₁,...,М₆ синтеза комбинационных схем пакета ZUBR;

            D_A - быстродействие (значение максимальной задержки в наносекундах прохождения сигналов со входов на выходы схемы) комбинационных схем, синтезированных с помощью пакета MAX+PLUS II фирмы Altera;

            D_X - быстродействие комбинационных схем, синтезированных с помощью пакета WebPack фирмы Xilinx;

            D_M - быстродействие комбинационных схем, синтезированных с помощью пакета FPGA Advantage фирмы Mentor Graphics;

            D₁,...,D₆ - быстродействие комбинационных схем при использовании соответственно методов М₁,...,М₆ синтеза комбинационных схем пакета ZUBR.

<обратно>

<на главную>