Warunki prowadzenia badań

W charakterze danych wejściowych były wykorzystywane przykłady testowe automatów skończonych opracowane w MCNC (Microelectronics Center of North Carolina). Dane przykłady są przedstawione w postaci plików tekstowych w formacie wejściowym systemu SIS.

            Przy syntezie każdego przykładu za pomocą pakietów przemysłowych (MAX+PLUS II firmy Altera, WebPack firmy Xilinx i FPGA Advantage firmy Mentor Graphics) były wykonywane kolejno następujące czynności:

·      opis automatu skończonego za języka systemu SIS za pomocą konwertera pakietu ZUBR został konwertowany na język VHDL (dla pakietu MAX+PLUSII – na język AHDL);

·      wykonywano syntezę automatu skończonego za pomocą pakietu przemysłowego na PLD odpowiedniej rodziny, przy czym parametry syntezy były ustawiane na maksymalną minimalizację kosztów (powierzchni układu);

·      rezultaty syntezy oceniano ze względu na koszt (liczbę wykorzystanych makrokomórek/elementów logicznych PLD) i szybkość działania (maksymalne opóźnienie w nanosekundach przy przejściu sygnałów z wejść na wyjścia układu kombinacyjnego) za pomocą pakietu przemysłowego.

Przy syntezie każdego testowego przykładu z wykorzystaniem pakietu ZUBR wykonywano kolejno następujące czynności:

·      wykonywano syntezę automatu skończonego za pomocą pakietu ZUBR na PLD odpowiedniej rodziny;

·      formowano zbiór funkcji Boolowskich odpowiadający syntezowanemu automatowi;

·      zbiór równań logicznych konwertowano za pomocą konwertera pakietu ZUBR do języka VHDL (AHDL dla systemu MAX+PLUS II);

·      wykonywano syntezę układu kombinacyjnego za pomocą pakietu przemysłowego na PLD odpowiedniej rodziny, przy czym parametry syntezy były ustawiane na maksymalną minimalizację kosztów (powierzchni układu);

·      rezultaty syntezy oceniano ze względu na koszt (liczbą wykorzystanych makrokomórek/elementów logicznych PLD) i szybkość działania (maksymalne opóźnienie w nanosekundach przy przejściu sygnałów z wejść na wyjścia automatu skończonego) za pomocą pakietu przemysłowego.

Dla pokazania rezultatów badań eksperymentalnych przyjęto następujące oznaczenia:

            Name – nazwa testowego przykładu (pliku);

           L – liczba wejść automatu skończonego;

           N - liczba wyjść automatu skończonego;

           P – liczba różnych koniunkcji w tablicowej postaci automatu skończonego;

         C_A – koszt realizacji (liczba makrokomórek/elementów logicznych) automatu skończonego syntezowany za pomocą pakietu MAX+PLUS II firmy Altera;

           C_X – koszt realizacji automatu skończonego syntezowany za pomocą pakietu WebPack firmy Xilinx;

           C_M - koszt realizacji automatu skończonego syntezowany za pomocą pakietu FPGA Advantage firmy Mentor Graphics;

          C₁,...,C₆ – koszty realizacji automatu skończonego przy wykorzystaniu metod -odpowiednio М₁,...,М₆ – syntezy automatu skończonego pakietu ZUBR;

          D_A – szybkość działania (wartość maksymalnego opóźnienia w nanosekundach przy przejściu sygnału z wejść na wyjścia) automatu skończonego, syntezowany za pomocą pakietu MAX+PLUS II firmy Altera;

          D_X – szybkość działania automatu skończonego syntezowany za pomocą pakietu WebPack firmy Xilinx;

          D_M - szybkość działania automatu skończonego syntezowany za pomocą pakietu FPGA Advantage firmy Mentor Graphics;

          D₁,...,D₆ – szybkość działania automatu skończonego przy wykorzystaniu odpowiednio metod М₁,...,М₆ syntezy układów kombinacyjnych pakietu ZUBR.

<powrót>