Warunki prowadzenia badań

W charakterze danych wejściowych były wykorzystywane przykłady testowe układów kombinacyjnych opracowane w MCNC (Microelectronics Center of North Carolina). Dane przykłady są przedstawione w postaci plików tekstowych w formacie wejściowym systemu SIS.

            Przy syntezie każdego przykładu za pomocą pakietów przemysłowych (MAX+PLUS II firmy Altera, WebPack firmy Xilinx i FPGA Advantage firmy Mentor Graphics) były wykonywane kolejno następujące czynności:

·      opis wejściowego układu za języka systemu SIS za pomocą konwertera pakietu ZUBR został konwertowany na język VHDL (dla pakietu MAX+PLUSII – na język AHDL);

·      wykonywano syntezę układu kombinacyjnego za pomocą pakietu przemysłowego na PLD odpowiedniej rodziny, przy czym parametry syntezy były ustawiane na maksymalną minimalizację kosztów (powierzchni układu);

·      rezultaty syntezy oceniano ze względu na koszt (liczbę wykorzystanych makrokomórek/elementów logicznych PLD) i szybkość działania (maksymalne opóźnienie w nanosekundach przy przejściu sygnałów z wejść na wyjścia układu kombinacyjnego) za pomocą pakietu przemysłowego.

Przy syntezie każdego testowego przykładu z wykorzystaniem pakietu ZUBR wykonywano kolejno następujące czynności:

·      wykonywano syntezę układu kombinacyjnego za pomocą pakietu ZUBR na PLD odpowiedniej rodziny;

·      formowano zbiór funkcji Boolowskich odpowiadający syntezowanemu układowi kombinacyjnemu;

·      zbiór równań logicznych konwertowano za pomocą konwertera pakietu ZUBR do języka VHDL (AHDL dla systemu MAX+PLUS II);

·      wykonywano syntezę układu kombinacyjnego za pomocą pakietu przemysłowego na PLD odpowiedniej rodziny, przy czym parametry syntezy były ustawiane na maksymalną minimalizację kosztów (powierzchni układu);

·      rezultaty syntezy oceniano ze względu na koszt (liczbą wykorzystanych makrokomórek/elementów logicznych PLD) i szybkość działania (maksymalne opóźnienie w nanosekundach przy przejściu sygnałów z wejść na wyjścia układu kombinacyjnego) za pomocą pakietu przemysłowego.

Dla pokazania rezultatów badań eksperymentalnych przyjęto następujące oznaczenia:

            Name – nazwa testowego przykładu (pliku);

            L – liczba wejść układu kombinacyjnego;

            N - liczba wyjść układu kombinacyjnego;

            P – liczba różnych koniunkcji w tablicowej postaci układu kombinacyjnego;

            C_A – koszt realizacji (liczba makrokomórek/elementów logicznych) układu kombinacyjnego syntezowanych za pomocą pakietu MAX+PLUS II firmy Altera;

            C_X – koszt realizacji układów kombinacyjnych syntezowanych za pomocą pakietu WebPack firmy Xilinx;

            C_M - koszt realizacji układów kombinacyjnych syntezowanych za pomocą pakietu FPGA Advantage firmy Mentor Graphics;

            C₁,...,C₆ – koszty realizacji układów kombinacyjnych przy wykorzystaniu metod -odpowiednio М₁,...,М₆ – syntezy układów kombinacyjnych pakietu ZUBR;

            D_A – szybkość działania (wartość maksymalnego opóźnienia w nanosekundach przy przejściu sygnału z wejść na wyjścia układu) układów kombinacyjnych, syntezowanych za pomocą pakietu MAX+PLUS II firmy Altera;

            D_X – szybkość działania układów kombinacyjnych syntezowanych za pomocą pakietu WebPack firmy Xilinx;

            D_M - szybkość działania układów kombinacyjnych syntezowanych za pomocą pakietu FPGA Advantage firmy Mentor Graphics;

            D₁,...,D₆ – szybkość działania układów kombinacyjnych przy wykorzystaniu odpowiednio metod М₁,...,М₆ syntezy układów kombinacyjnych pakietu ZUBR.

<powrót>